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敷铜问题
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龙城飞将
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发表于2018-10-25 09:54:19
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1#
电梯直达
在敷铜的时候如果间距设置为15mil的时候,有部分敷铜出现如下图蓝框所示的情况,drc检验没报错,但实际工厂制板的时候无法实现(此处芯片GND引脚与敷铜理论相连,实际做出的板子没连上),是否应该对敷铜的规则算法做一些调整?
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立创EDA罗工
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发表于2018-10-25 20:29:37
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4#
这个是因为在制板的时候把这个细线优化掉了吧?在PCB上是有这个数据的。 你可以看看Gerber文件。 后面我们会提供一个制造优化功能,把这些小细线影响生产的清除掉,这样优化后的问题就可以检查出来了。 技术支持微信:请前往lceda.cn获取二维码,官方群:不再提供QQ群,公众号:立创EDA 或 开源硬件平台
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