在敷铜的时候如果间距设置为15mil的时候,有部分敷铜出现如下图蓝框所示的情况,drc检验没报错,但实际工厂制板的时候无法实现(此处芯片GND引脚与敷铜理论相连,实际做出的板子没连上),是否应该对敷铜的规则算法做一些调整?