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【AD系列教程】差分布线与蛇形行长布线设计
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发表于Sat Feb 04 13:00:55 CST 2017   |  只看该作者 1# 电梯直达
一、        前言

        差分信号系统是采用双绞线进行信号传输的,双绞线中的一条信号线传送原信号,另一条传送的是与原信号反相的信号。差分信号是为了解决信号源和负载之间没有良好的参考地连接而采用的方法,它对电子产品的干扰起到固有的抑制作用。差分信号的另一个优点是它能减小信号线对外产生的电磁干扰(EMI)。差分对布线是一项要求在印刷电路板上创建利于差分信号(对等和反相的信号)平衡的传输系统的技术。在pcb上靠近平行走高速差分信号线对的时候,在阻抗匹配的情况下,由于两线的相互耦合,会带来很多好处。同样对一些信号布线长度要求必须行长,高速数字PCB板的等线长是为了使信号的延迟差能保持在一个范围内,保证系统在同一个周期内读取的数据的有效性。一般要求两个信号的延迟差不超过1/4时钟周期。

二、        差分对布线
1)        放置差分对指示标志
要想在PCB布线中对差分信号进行差分布线,在设计原理图时要对差分信号的两根线加上指定的差分对标志。差分对网络名称必须以“_N”和“_P”作为后辍。


设置差分对标志的参数。


2)        在PCB中查看和管理差分对
在PCB面板的下拉列表中选择“Differential Pairs Editor”后可以查看和管理已定义的差分对。


3)        在PCB中对差分信号进行布线
差分对布线是一对进行的,也就是对两个网络同时布线。对差分对进行布线,可从菜单中选取Place Differential Pair Routing 或通过鼠标右键菜单调出差分对布线工具。

此时会高亮显示所有差分对,则鼠标选择一个差分对进行PCB布线。


三、        蛇形等长布线方法
1)        设置等长网络组
在AltiumDesigner中进行蛇形等长布线,首先要设置需要行长的网络组。如下图所示设置网络组。


在NetClasses下添加要等长布线的网络。



如下图所示添加CH340_D网络组并把CH340_D+和CH340_D-两个网络加入到网络组成员中。




2)        PCB中进行等长布线
由于蛇形等长布线只能在已经布好的线上修改,不能直接放置蛇形线,所以先刚加入到网络组中的两个网络手动布线完成 。尽量布的宽松一点。



手动布线完成后进行蛇开等长调节。



然后用鼠标点击网络组中的一条网络。按Tap键设置等长网络参数如下图所示。



拖动鼠标使得矩形内颜色由绿色变为红色则完成网络的等长处理。



调节过程中按F1键即可弹出所有与操作相关的快捷键。可以对蛇形网络走线进行宽度、弧度、幅度等相关参数的调节。


具体别的操作请查阅官方文档。
【相关下载】
【1】   TR0111 Schematic Editor and Object Reference.zip (下载次数:8) 
【2】   TR0112 PCB Editor and Object Reference.zip (下载次数:7) 



差分信号PCB布局布线时的几个常见误区
误区一:认为差分信号不需要地平面作为回流路径,或者认为差分走线彼此为对方提供回流途径。
造成这种误区的原因是被表面现象迷惑,或者对高速信号传输的机理认识还不够深入。虽然差分电路对于类似地弹以及其它可能存在于电源和地平面上的噪音信号是不敏感的。地平面的部分回流抵消并不代表差分电路就不以参考平面作为信号返回路径,其实在信号回流分析上,差分走线和普通的单端走线的机理是一致的,即高频信号总是沿着电感最小的回路进行回流,最大的区别在于差分线除了有对地的耦合之外,还存在相互之间的耦合,哪一种耦合强,那一种就成为主要的回流通路。在PCB 电路设计中,一般差分走线之间的耦合较小,往往只占10~20%的耦合度,更多的还是对地的耦合,所以差分走线的主要回流路径还是存在于地平面。当地平面发生不连续的时候,无参考平面的区域,差分走线之间的耦合才会提供主要的回流通路。尽管参考平面的不连续对差分走线的影响没有对普通的单端走线来的严重,但还是会降低差分信号的质量,增加EMI,要尽量避免。也有些设计人员认为,可以去掉差分走线下方的参考平面,以抑制差分传输中的部分共模信号,但从理论上看这种做法是不可取的,阻抗如何控制?不给共模信号提供地阻抗回路,势必会造成EMI 辐射,这种做法弊大于利。所以要保持PCB地线层返回路径宽而短。尽量不要跨岛(跨过相邻电源或地层的分隔区域。)比如主板设计中的USB和SATA及PCI-EXPRESS等最好不要有跨岛的做法。保证这些信号的下面是个完整地平面或电源平面。
误区二:认为保持等间距比匹配线长更重要。在实际的PCB 布线中,往往不能同时满足差分设计的要求。
由于管脚分布,过孔,以及走线空间等因素存在,必须通过适当的绕线才能达到线长匹配的目的,但带来的结果必然是差分对的部分区域无法平行,其实间距不等造成的影响是微乎其微的,相比较而言,线长不匹配对时序的影响要大得多。再从理论分析来看,间距不一致虽然会导致差分阻抗发生变化,但因为差分对之间的耦合本身就不显著,所以阻抗变化范围也是很小的,通常在10%以内,只相当于一个过孔造成的反射,这对信号传输不会造成明显的影响。而线长一旦不匹配,除了时序上会发生偏移,还给差分信号中引入了共模的成分,降低信号的质量,增加了EMI。可以这么说,PCB 差分走线的设计中最重要的规则就是匹配线长,其它的规则都可以根据设计要求和实际应用进行灵活处理。同时为了弥补阻抗的匹配可以采用接收端差分线对之间加一匹配电阻。 其值应等于差分阻抗的值。这样信号品质会好些。所以建议如下两点:
(A)使用终端电阻实现对差分传输线的最大匹配,阻值一般在90~130Ω之间,系统也需要此终端电阻来产生正常工作的差分电压;
(B)最好使用精度1~2%的表面贴电阻跨接在差分线上,必要时也可使用两个阻值各为50Ω的电阻,并在中间通过一个电容接地,以滤去共模噪声。通常对于差分信号的CLOCK等要求等长的匹配要求是+/-10mils之内。
误区三:认为差分走线一定要靠的很近。让差分走线靠近无非是为了增强他们的耦合,既可以提高对噪声的免疫力,还能充分利用磁场的相反极性来抵消对外界的电磁干扰。
虽说这种做法在大多数情况下是非常有利的,但不是绝对的,如果能保证让它们得到充分的屏蔽,不受外界干扰,那么我们也就不需要再让通过彼此的强耦合达到抗干扰和抑制EMI 的目的了。如何才能保证差分走线具有良好的隔离和屏蔽呢?增大与其它信号走线的间距是最基本的途径之一,电磁场能量是随着距离呈平方关系递减的,一般线间距超过4 倍线宽时,它们之间的干扰就极其微弱了,基本可以忽略。此外,通过地平面的隔离也可以起到很好的屏蔽作用,这种结构在高频的(10G 以上)IC 封装PCB 设计中经常会用采用,被称为CPW 结构,可以保证严格的差分阻抗控制(2Z0)。差分走线也可以走在不同的信号层中,但一般不建议这种走法,因为不同的层产生的诸如阻抗、过孔的差别会破坏差模传输的效果,引入共模噪声。此外,如果相邻两层耦合不够紧密的话,会降低差分走线抵抗噪声的能力,但如果能保持和周围走线适当的间距,串扰就不是个问题。在一般频率(GHz 以下),EMI也不会是很严重的问题,实验表明,相距500Mils 的差分走线,在3 米之外的辐射能量衰减已经达到60dB,足以满足FCC 的电磁辐射标准,所以设计者根本不用过分担心差分线耦合不够而造成电磁不兼容问题。(摘自:http://www.dz3w.com/articlescn/pcb/0081185.html
【后记】
。当然有什么问题可以微信扫一下二维码,交流交流  



转载自:http://www.amobbs.com/thread-5606005-1-1.html



【相关教程贴】
【01】官方关于版本控制的文档
【02】在PCB中加入任意图形
【03】层次化设计之多图纸多通道设计
【04】模块复用设计之设备图表符
【05】差分布线与蛇形行长布线设计
【06】利用SVN进行版本控制设计
【07】打印多页图层的PDF文档
【08】根据3D文件创建PCB板形
【09】官方技术文档
【10】多人PCB协作设计




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