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敷铜问题
龙城飞将
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发表于Thu Oct 25 09:54:19 CST 2018   |  只看该作者 1# 电梯直达

在敷铜的时候如果间距设置为15mil的时候,有部分敷铜出现如下图蓝框所示的情况,drc检验没报错,但实际工厂制板的时候无法实现(此处芯片GND引脚与敷铜理论相连,实际做出的板子没连上),是否应该对敷铜的规则算法做一些调整? 

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EDA老贺
【官方工作人员】
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发表于Thu Oct 25 16:11:20 CST 2018   |  只看该作者 2#

这个还是需要花一点时间优化,目前不太好找到高效的计算方法。


carvenl
15
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发表于Thu Oct 25 18:20:20 CST 2018   |  只看该作者 3#

同样遇到过这个问题,只能靠人工仔细检查了。

可以先把铺铜调宽一些,比如调到30,然后有些没接地的地方就会显示出来了。

Summving
【官方工作人员】
20
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发表于Thu Oct 25 20:29:37 CST 2018   |  只看该作者 4#

这个是因为在制板的时候把这个细线优化掉了吧?在PCB上是有这个数据的。

你可以看看Gerber文件。

后面我们会提供一个制造优化功能,把这些小细线影响生产的清除掉,这样优化后的问题就可以检查出来了。

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