• 使用SRAM如何节省芯片面积
• SRAM存储器是一款不需要刷新电路即能保存它内部存储数据的静态随机存储器。而DRAM每隔一段时间，要刷新充电一次，否则就会出现内部数据会消失，因此SRAM存储器具有较高的性能。SRAM虽然只是存储器，但是使用的方法不一样，芯片的面积是不一样的。基于SRAM有两个事实：（1）1R1W的SRAM面积要比1RW的SRAM的面积大不少。同样规格的SRAM，增加一组读写接口，其面积会增加很多。但是有一种办法其实有可能将本来需要使用1R1W的SRAM改用1RWSRAM替掉，从而节省不少面积。比如本来需要使用64bitx2K的1R1WSRAM存储器，读写接口都是64bit，有可能可以采用128x1K的1R...
• 所属专栏： 技术交流 标签： SRAM,SRAM芯片,SRAM面积 发帖人：是酒窝啊 发帖时间：2020-06-22 13:46:00

• 串口SRAM和并口SRAM的引脚区别
• 首先来看一下并口和串口的区别：引脚的区别：串口SRAM（或其它存储器）通常有如下的示意图：串口SRAM引脚引脚只有SCK,CS#,SI,SO,HOLDB,VCC,VSS不到8个，一般遵循SPI协议，并口SRAM引脚很多，串口SRAM引脚很少。大部分SRAM是并口（parallel）操作的，也有少部分奇葩是串口协议的。并口的SRAM通常有如下的示意图：并口SRAM引脚引脚密密麻麻接近50个，包含地址、IO、使能信号、电源等。其中地址通常和容量有关系，这里是1Mb的容量，地址有16个（A15-A0）;其中IO通常是8的倍数，这里是16个（IO15-IO0）;使能信号CE#，WE#，OE#，BHE...
• 所属专栏： 技术交流 标签： 串口SRAM,并口SRAM,SRAM 发帖人：是酒窝啊 发帖时间：2020-06-17 16:30:00

• SRAM电路工作原理
• 近年来，片上存储器发展迅速，根据国际半导体技术路线图（ITRS），随着超深亚微米制造工艺的成熟和纳米工艺的发展，晶体管特征尺寸进一步缩小，半导体存储器在片上存储器上所占的面积比例也越来越高。接下来宇芯电子介绍SRAM的工作原理以及工作过程。SRAM写操作。写操作就是把数据写入指定的SRAM存储单元中。首先片选信号CEBB置为低电平，读控制电路开始运作。10位写地址线AB0-AB9、16位数据输入DI0-DI15准备就绪，地址信号有效，系统开始译码、选择要写入的存储单元以及需要写入的数据。当时钟信号CKB高电平到来时，CKB信号控制译码电路完成最后的译码，行译码电路选中的那一行存储单元写字线W...
• 所属专栏： 技术交流 标签： SRAM,SRAM电路,SRAM工作原理,SRAM读操作,SRAM写操作 发帖人：是酒窝啊 发帖时间：2020-05-29 15:51:00

• SRAM市场动向
• 当今世界环境保护已蔚然成风，力求节约能源，因此强烈要求电子系统低功耗化和低电压化。而且由于制造SRAM的半导体工艺精细化，SRAM要求低电压供电。因而近年来研究低电压供电技术活动十分活跃。在高速SRAM里，既要求高速度又要求低功耗，这是互相矛盾的两种要求。宇芯电子主要为工业控制，物联网，智能控制，消费类电子，仪表仪器等市场领域提供各种类型的SRAM存储产品，包括低功耗SRAM、高速SRAM、同步SRAM等.SRAM市场动向●低功耗sram移动电话和寻呼机等便携电子产品市场里，要求机器小型、轻便和由电池长时间供电;因此，便携电子产品也要求SRAM器件实现低电压供电例如要求供电电压低到2.5V乃...
• 所属专栏： 技术交流 标签： SRAM市场,SRAM,低功耗sram,高速sram,同步SRAM 发帖人：是酒窝啊 发帖时间：2020-05-26 15:37:00

• SRAM中的功耗来源
• 在CMOS电路中，功耗的来源主要有两个方面（1）静态功耗，即反向漏电流造成的功耗；（2）动态功耗，由电路作开关转换时进入过渡区由峰值电流引起的暂态功耗，以及负载电容和芯片内寄生电容的充放电电流引起的功耗。SRAM的功耗包括动态功耗（数据读写时的功耗）和静态功耗（数据保持时的功耗）。图1给出了一个用来分析SRAM功耗来源的结构模型，在这个模型中，将SRAM的功耗来源分成三部分：存储阵列、行(列)译码器、以及外围电路。图1SRAM中的功耗来源假设存储阵列的规模为n行m列，那么当行译码有效后某一行上的m个存储单元会同时处于活动状态。这样，SRAM的动态功耗可以表示为：其中，VDD是外部供电电压，I...
• 所属专栏： 技术交流 标签： SRAM,SRAM功耗 发帖人：是酒窝啊 发帖时间：2020-05-18 17:49:00

• 基于28nm工艺低电压SRAM单元电路设计
• 在分析传统SRAM存储单元工作原理的基础上,采用VTC蝴蝶曲线,字线电压驱动,位线电压驱动和N曲线方法衡量了其静态噪声容限。在这种背景下,分析研究了前人提出的多种单元优化方法。这些设计方法,大部分仅仅优化了单元读、写一方面的性能,另一方面保持不变或者有恶化的趋势;单端读写单元往往恶化了读写速度,并使灵敏放大器的设计面临挑战;辅助电路的设计,往往会使SRAM的设计复杂化。为了使SRAM存储单元的性能得到整体的提升,本文提出了读写裕度同时提升的新型10TSARM单元电路结构,可以很大程度上抑制传统6T存储单元读操作时"0"节点的分压问题,提高SRAM存储单元的读静态噪声容限(RSNM),进而提升...
• 所属专栏： 技术交流 标签： SRAM,SRAM工艺,SRAM设计 发帖人：是酒窝啊 发帖时间：2020-04-01 14:51:00

• SRAM芯片测试
• 完成SRAM芯片的测试，需要设计测试电路板。测试电路板主要提供测试接口和电源。芯片的控制信号和数据信号由红色飓风II-XilinxFPGA开发板提供，使用ISE13.2软件建立测试工程，编写Verilog测试程序（主要包括按照时序提供分频后的测试时钟、数据信号和控制信号），通过JTAG下载到FPGA的PROM中，重新上电进行测试，通过RIGOLDS1102CA双通道示波器捕捉信号。将示波器的通道1连接到写使能信号，通道2连接到数据端D7。如图1所示，上方的波形为通道1接收的数据，下而的波形为通道2接收的数据。设计输入向量测试，当地址为OOO时，将片选端CS置为低电平，图1中，A区WT=*0”...
• 所属专栏： 技术交流 标签： SRAM芯片,SRAM,SRAM测试 发帖人：英尚微电子 发帖时间：2020-03-03 17:15:00

• 静态随机存储SRAM工艺
• 基于传统六晶体管(6T)存储单元的静态RAM存储器块一直是许多嵌入式设计中使用ASIC/SoC实现的开发人员所采用的利器，因为这种存储器结构非常适合主流的CMOS工艺流程，不需要增添任何额外的工艺步骤。如图1a中所示的那样，基本交织耦合锁存器和有源负载单元组成了6T存储单元，这种单元可以用于容量从数位到几兆位的存储器阵列。经过精心设计的这种存储器阵列可以满足许多不同的性能要求，具体要求取决于设计师是否选用针对高性能或低功率优化过的CMOS工艺。高性能工艺生产的SRAM块的存取时间在130nm工艺时可以轻松低于5ns，而低功率工艺生产的存储器块的存取时间一-般要大于10ns。存储单元的静态特性...
• 所属专栏： 技术交流 标签： 静态随机存储SRAM,SRAM,SRAM工艺 发帖人：英尚微电子 发帖时间：2020-03-02 16:26:00

• 高性能异步SRAM技术角度
• 当前有两个不同系列的异步SRAM：快速SRAM(支持高速存取)和低功耗SRAM(低功耗)。从技术角度看来，这种权衡是合理的。在低功耗SRAM中，通过采用特殊栅诱导漏极泄漏(GIDL)控制技术控制待机电流来控制待机功耗。这些技术需要在上拉或下拉路径中添加额外的晶体管，因此会加剧存取延迟，而且在此过程中会延长存取时间。在快速SRAM中，存取时间占首要地位，因此不能使用这些技术。此外要减少传播延迟，需要增大芯片尺寸。芯片尺寸增大会增大漏电流，从而增加整体待机功耗。微控制器很久以前就有了深度睡眠工作模式。这种工作模式有助于为大部分时间都处于待机状态下的应用省电。该控制器可在正常工作中全速运行，但事后...
• 所属专栏： 技术交流 标签： 异步SRAM,SRAM,SRAM技术 发帖人：英尚微电子 发帖时间：2020-02-28 15:44:00

• 外部SRAM的种类
• 外部SRAM注意事项为使外部SRAM器件达到出最佳性能，建议遵循以下原则：使用与连接的主系统控制器的接口数据带宽相同的SRAM。如果管脚使用或板上空间的限制高于系统性能要求，可以使用较连接的控制器的数据带宽小一些的SRAM设备，以便减少管脚数量并减少PCB板上可能的存储器数量。然而这种变化将导致降低SRAM接口的性能。外部SRAM的种类有多种SRAM器件可供选择。最常见的种类如下：异步SRAM–由于其不依靠时钟，所以是最慢的一种SRAM。同步sram（SSRAM）–同步SRAM运行同步于一个时钟信号。同步SRAM的速度比异步SRAM的要快，但是也更昂贵。伪SRAM–伪SRAM（PSRAM）是...
• 所属专栏： 技术交流 标签： 外部SRAM,SRAM,同步sram 发帖人：英尚微电子 发帖时间：2020-02-17 15:18:00