1）为什么重新导入PCB时NET会发生错乱？同一封装的不同NET会错乱，（发生此情况是PCB手动布线已基本完成，修改原理图后重新更新PCB，就出现这种情况，再次更新也解决不了问题）见图：

图一：此图中两个NET一个是VC，另一个是GND，结果再次更新PCB时变成了两个VC。

图二：明明是并列的两个电容，一个VC和一个GND，结果上面的变成两个VC

图三：一个GND和一个VC变成了两个GND

图4：此图中说明的问题是不仅焊盘的NET乱了，原来布线的NET也错了。

2）同一NET只允许定义一种线宽，这个不太合理，例如:电源的VC在不同元件上消耗电流不一样，需要的线宽也是不一样的：例如：单片机或其他高集成度芯片一般引脚较细，这需要的VC线也必须较细(否则间距不够)，而其他功耗较大的芯片则需要较宽的VC。现版本，按不同宽度布线后（当时没事），再次更新PCB时会出现错误，导致不能识别与定义规则不同的线。

3）敷铜能不能不要每次进入PCB就重置，对于个别间距要求较大的封装，必先调大封装，敷铜完毕后将封装改回原尺寸，而现版本每次进入PCB页，自动重新敷铜，导致原来白弄了。

4）敷铜到边框的间距不能设置？？对于异形板怎么控制敷铜与边框的问距，像下面这样间距能打样吗？

图一：间距已设置为30mil。

图二：敷铜后是这个样子的

导入与导出都会存在这个的问题，仔细核对。

目前还没有什么EDA软件能互相兼容。只能八九不离十。