1）为什么重新导入PCB时NET会发生错乱？同一封装的不同NET会错乱，（发生此情况是PCB手动布线已基本完成，修改原理图后重新更新PCB，就出现这种情况，再次更新也解决不了问题）见图：

图一：此图中两个NET一个是VC，另一个是GND，结果再次更新PCB时变成了两个VC。

图二：明明是并列的两个电容，一个VC和一个GND，结果上面的变成两个VC

图三：一个GND和一个VC变成了两个GND

图4：此图中说明的问题是不仅焊盘的NET乱了，原来布线的NET也错了。

2）同一NET只允许定义一种线宽，这个不太合理，例如:电源的VC在不同元件上消耗电流不一样，需要的线宽也是不一样的：例如：单片机或其他高集成度芯片一般引脚较细，这需要的VC线也必须较细(否则间距不够)，而其他功耗较大的芯片则需要较宽的VC。现版本，按不同宽度布线后（当时没事），再次更新PCB时会出现错误，导致不能识别与定义规则不同的线。

3）敷铜能不能不要每次进入PCB就重置，对于个别间距要求较大的封装，必先调大封装，敷铜完毕后将封装改回原尺寸，而现版本每次进入PCB页，自动重新敷铜，导致原来白弄了。

4）敷铜到边框的间距不能设置？？对于异形板怎么控制敷铜与边框的问距，像下面这样间距能打样吗？

图一：间距已设置为30mil。

图二：敷铜后是这个样子的

你好。

1、请问你是否在原理图修改了网络名？如果是的话，更新到PCB只会同步更新焊盘的网络，导线的不会变，需要手动修改导线的网络。如果你是说更新到PCB后焊盘的网络也不对的话，麻烦下载一下你的工程发我分析一下。

https://docs.lceda.cn/cn/PCB/Import-Changes/index.html

2、每一个规则设定的是当前的最小线宽，当你相同网络不同导线可以使用不同的线宽，只需比规则的线宽大即可。https://docs.lceda.cn/cn/PCB/Design-Rule-Check/index.html

3、这个为了降低文件体积。你可以画一个小铺铜设置不同的间距给这个封装。

4、暂未支持，以后会支持。目前可以在边框内部铺铜，快捷键L改变铺铜线形状

5、这个会尽快改善掉。

1）第1个问题是我确认是由于更改PCB规则造成的，我将GND和VC设置成20mil的线宽，其default设置成10mil，结果导入就会出现net的错误。原理图没有更改网络名。

“2、每一个规则设定的是当前的最小线宽，当你相同网络不同导线可以使用不同的线宽，只需比规则的线宽大即可。https://docs.lceda.cn/cn/PCB/Design-Rule-Check/index.html”这个貌似不行，我就是因为改了线宽，才出现上面情况的，把20mil的都改成10mil再次导入就好了，网络表与pcb直线合到一块了。便是左侧的网络还是显示错误。

全过程是这样的：我先设置的都是default，如上图10mil，在手动布线过程中，将GND和VC修改为20mil，布线当时没出现问题，再次更新PCB时，PCB中20mil的线网络表全出来了，我以为是规则不匹配，所以就重新增加了GND规设置为20mil的线宽，并将右侧VC和GND两个NET全改成GND的规则， 再次更新PCB，仍然是,还会出NET错乱，且更新PCB到不了100%。我把线都改回去了，改成10mil就好了。但是左侧网络检测还提示有问题。

工程原码发送到：QQ3001956291@qq.com邮箱了。

设计管理器网络报错是因为这段导线和焊盘网络不一致，飞线还在，网络没有连接完毕，所以报错。

设置规则和导入变更是没有关联的，导入变更只更新封装，封装焊盘的。

1.我更改了规则之后，导入更新提示已经匹配，只有原理图有修改才会有导入更新

2.没有复现到。

规则变化，只会影响设计管理器的DRC错误，不会影响设计管理器的网络的。

等我画板再试试吧，这个确实是因为线宽不匹配导致网络表乱了。

还有另外一块板，是从AD9.4导入的，导入后，网络表就露出来了。原来都是画好的成品板。

导入与导出都会存在这个的问题，仔细核对。

目前还没有什么EDA软件能互相兼容。只能八九不离十。